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Intel FPGA_CPLD设计（高级篇） - 王江宏等
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第5章　设计优化

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2024-04-30 07:13:47
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  • 封面
  • 版权信息
  • 内容提要
  • 序
  • 关于本书
  • 第1章　可编程逻辑设计指导原则
    • 1.1　可编程逻辑基本设计原则
    • 1.2　可编程逻辑常用设计思想与技巧
    • 1.3　Altera推荐的Coding Style
    • 1.4　小结
    • 1.5　问题与思考
  • 第2章　Altera器件高级特性与应用
    • 2.1　时钟管理
    • 2.2　Arria10硬浮点数字信号处理模块
    • 2.3　片外高速存储器
    • 2.4　Hybrid Memory Cube
    • 2.5　Altera JESD204B Megacore
    • 2.6　高速串行收发器
    • 2.7　小结
    • 2.8　问题与思考
  • 第3章　SoC FPGA嵌入式设计基础
    • 3.1　SoC FPGA简介
    • 3.2　基于ARM Coretex A9 MPCore的硬件处理系统
    • 3.3　Qsys系统集成工具
    • 3.4　SoC嵌入式设计套装（Embedded Design Suite）
    • 3.5　小结
    • 3.6　问题与思考
  • 第4章　时序约束与时序分析
    • 4.1　时序约束与时序分析基础
    • 4.2　设置时序约束的常用方法
    • 4.3　高级时序分析
    • 4.4　最小化时序分析
    • 4.5　使用Tcl工具进行高级时序分析
    • 4.6　TimeQuest简介
    • 4.7　小结
    • 4.8　问题与思考
  • 第5章　设计优化
    • 5.1　解读设计
    • 5.2　设计优化的基本流程和首次编译
    • 5.3　资源利用优化
    • 5.4　I/O时序优化
    • 5.5　最高时钟频率优化
    • 5.6　使用DSE工具优化设计
    • 5.7　如何减少编译时间
    • 5.8　设计优化实例
    • 5.9　小结
    • 5.10　问题与思考
  • 第6章　Altera OpenCL开发套件和其他高级工具
    • 6.1　命令行与Tcl脚本
    • 6.2　DSP Builder工具
    • 6.3　Altera OpenCL软件开发套件
    • 6.4　小结
    • 6.5　问题与思考
  • 第7章　FPGA系统级设计技术
    • 7.1　信号完整性及常用I/O电平标准
    • 7.2　电源完整性设计
    • 7.3　功耗分析和热设计
    • 7.4　SERDES与高速系统设计
    • 7.5　小结
    • 7.6　问题与思考
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