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零基础学FPGA——基于AlteraFPGA器件＆VerilogHDL语言
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第13章 SDRAM控制器设计

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2022-01-23 09:21:33
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  • 前言
  • 第1章 FPGA的开发流程和开发工具
    • 1.1.2 FPGA的生产厂家及其产品
    • 1.2 FPGA的开发流程
      • 1.2.2 典型FPGA的开发流程
      • 1.2.3 基于FPGA的SOC设计方法
      • 1.2.4 基于IP核的设计方法
    • 1.3 FPGA的常用开发工具
      • 1.3.2 综合工具
      • 1.3.3 仿真工具
      • 1.3.4 实现与优化工具
      • 1.3.5 EDA工具
    • 1.4 实践拓展
  • 第2章　Altera FPGA的硬件结构
    • 2.1.2 Stratix Ⅱ器件
    • 2.2 Stratix Ⅳ FPGA器件
      • 2.2.2 Stratix Ⅳ FPGA TriMatrix存储器
    • 2.3 主流低端FPGA——Cyclone和Cyclone Ⅱ
      • 2.3.2 Cyclone Ⅱ器件
    • 2.4 Cyclone Ⅳ器件
    • 2.5 实例：FPGA最小系统设计
    • 2.6 实践拓展
    • 2.7 思考与练习
  • 第3章 Verilog HDL的基本知识
    • 3.2 Verilog HDL的开发流程
    • 3.3 Verilog HDL的基本概念
      • 3.3.2 注释、间隔符和标识符
      • 3.3.3 数值和字符串
      • 3.3.4 数据类型
      • 3.3.5 编译指令
      • 3.3.6 系统任务和函数结构
      • 3.3.7 运算符和表达式
    • 3.4 行为级描述
      • 3.4.2 语句块
      • 3.4.3 时序控制
      • 3.4.4 赋值语句
      • 3.4.5 分支语句
      • 3.4.6 循环控制语句
      • 3.4.7 任务与函数
    • 3.5 结构级描述
      • 3.5.2 门级建模
    • 3.6 实例：交通灯控制器设计
    • 3.7 实践拓展
    • 3.8 思考与练习
  • 第4章 设计综合、优化和验证
    • 4.1.2 可综合的Verilog HDL结构
    • 4.1.5 不可综合的Verilog HDL结构
      • 4.2.2 循环语句优化
      • 4.2.3 触发器和锁存器的优化
      • 4.2.4 算术表达式优化
      • 4.2.5 运算符优化
      • 4.2.6 其他优化方式
    • 4.3 实例：阶乘模型
    • 4.1.4 通常忽略的Verilog HDL结构
    • 4.4 功能验证
      • 4.4.2 搭建一个简单TestBench
    • 4.5 实例：移位寄存器的测试程序
    • 4.6 实践拓展
    • 4.7 思考与练习
  • 第5章 基于Altera FPGA的开发流程
    • 5.2 Quartus Ⅱ软件安装与授权
      • 5.2.2 Quartus Ⅱ软件的授权文件
      • 5.2.3 在Quartus Ⅱ软件中指定授权文件
    • 5.3 Quartus Ⅱ软件的用户界面
    • 5.4 Quartus Ⅱ软件开发流程
      • 5.4.2 EDA工具设计流程
      • 5.4.3 命令行设计流程
    • 5.5 设计输入
      • 5.5.2 建立设计文件
      • 5.5.3 指定初始设计的约束条件
    • 5.6 设计综合
      • 5.6.2 使用其他EDA综合工具
    • 5.7 布局布线
      • 5.7.2 物理综合优化参数设置
      • 5.7.3 分析适配结果
      • 5.7.4 优化适配
    • 5.8 仿真验证
      • 5.8.2 使用Quartus Ⅱ仿真器进行仿真设计
    • 5.9 编程与配置
    • 5.10 实例：3线-8线译码器电路设计
    • 5.11 IP核
      • 5.11.2 Altera公司的IP核及其使用流程
      • 5.11.3 OpenCore的安装
    • 5.12 实践拓展
    • 5.13 思考与练习
  • 第6章 基于Quartus Ⅱ的时序约束与分析
    • 6.1.2 时钟建立时间和保持时间
    • 6.2 时序约束的设置
      • 6.2.2 设置个别时序约束
    • 6.1.3 时钟到输出延时和引脚到引脚延时
    • 6.3 静态时序分析报告
    • 6.1.4 时钟偏斜
    • 6.4 实例：定位到Floorplan
    • 6.5 实例：定位到工艺映射查看器
    • 6.6 其他场景时序分析方法
      • 6.6.2 多周期约束
      • 6.6.3 异步时钟域时序分析
    • 6.7 最小化时序分析
    • 6.8 实践拓展
    • 6.9 思考与练习
  • 第7章 基于ModelSim的仿真
    • 7.2 ModelSim仿真软件的安装
    • 7.3 ModelSim图形用户界面
    • 7.4 ModelSim的基本仿真方法
    • 7.5 实例：分频电路的图形界面仿真
    • 7.6 实例：分频电路的命令行方式仿真
    • 7.7 实例：分频电路的TestBench仿真
    • 7.8 ModelSim仿真工具高级操作
      • 7.8.2 DO文件
      • 7.8.3 modelsim.ini文件
      • 7.8.4 SDF文件
    • 7.9 在ModelSim SE中创建Altera的仿真库
    • 7.10 实践拓展
    • 7.11 思考与练习
  • 第8章 设计技巧及风格
    • 8.1.2 速度与面积原则
    • 8.2 实例：串并转换
    • 8.1.3 流水线设计
    • 8.3 层次化的设计
    • 8.1.4 异步时钟域设计
    • 8.4 FIFO设计
    • 8.1.5 乒乓操作
    • 8.5 实例：同步FIFO设计
    • 8.6 实例：异步FIFO设计
    • 8.7 时钟设计
      • 8.7.2 全局时钟网络应用设计
    • 8.8 复位设计
      • 8.8.2 异步复位
    • 8.9 编码风格
      • 8.9.2 可重用设计
      • 8.9.3 组合逻辑设计
      • 8.9.4 同步逻辑设计
      • 8.9.5 信号敏感列表
      • 8.9.6 状态机设计的一般原则
      • 8.9.7 三态信号的设计
    • 8.10 实践拓展
  • 第9章　基于Quartus Ⅱ的设计优化
    • 9.1.2 I/O接口分析
    • 9.2 设计优化基础
      • 9.2.2 首次编译的约束设置
      • 9.2.3 查看编译报告
    • 9.1.3 最差路径分析
    • 9.3 资源优化
    • 9.4 时钟频率优化
      • 9.4.2 布局布线工具设置
      • 9.4.3 网表优化和物理综合
      • 9.4.4 使用LogicLock优化
    • 9.5 增量编译
    • 9.6 实例计数器设计
    • 9.7 实践拓展
  • 第10章　Quartus Ⅱ的常用辅助设计工具
    • 10.1.2 验证结果分析
    • 10.2 代码辅助工具
      • 10.2.2 原理图选择
      • 10.2.3 原理图关联
      • 10.2.4 使用RTL Viewer辅助定位问题
    • 10.3 SignalProbe及SignalTap Ⅱ逻辑分析器
      • 10.3.2 SignalTap Ⅱ逻辑分析器
    • 10.4 Chip Editor底层编辑器
      • 10.4.2 Chip Editor视图
      • 10.4.3 Chip Editor编辑使用方法
      • 10.4.4 Chip Editor应用
    • 10.5 实例：状态机设计
    • 10.6 实践拓展
    • 10.7 思考与练习
  • 第11章 Altera器件的其他特性
    • 11.1.2 基于Altera器件的时钟分配及管理
    • 11.2 片内存储资源
      • 11.2.2 Altera主要存储资源的使用
      • 11.2.3 Altera器件存储资源的优化
    • 11.3 常用通信IP CORE
      • 11.3.2 FFT IP CORE
      • 11.3.3 内部DSP使用
    • 11.4 常用存储控制器
      • 11.4.2 DDR控制器
    • 11.5 高速接口
      • 11.5.2 Serdes接口
    • 11.6 实例：异步接口转换设计
    • 11.7 实践拓展
    • 11.8 思考与练习
  • 第12章 Altera其他高级工具
    • 12.2 基于Nios Ⅱ处理器的嵌入式系统设计
      • 12.2.2 Avalon总线
      • 12.2.3 软件开发流程与方法
      • 12.2.4 外设及中断
    • 12.3 DSP Builder工具
      • 12.3.2 DSP Builder设计流程
    • 12.4 SOPC Builder
      • 12.4.2 SOPC Builder使用
      • 12.4.3 SOPC设计流程
    • 12.5 实例：基于Nios系统开发
    • 12.6 实践拓展
    • 12.7 思考与练习
  • 第13章 SDRAM控制器设计
    • 13.1.2 设计要求
    • 13.2 控制器分析及系统架构
      • 13.2.2 控制器实现架构设计
    • 13.3 程序设计
    • 13.4 验证环境搭建
    • 13.5 系统验证
    • 13.6 综合布线
    • 13.7 实践拓展
    • 13.8 思考与练习
  • 参考文献
  • 光盘内容
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